M. RAIHAN AL - RASYID

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Kondisi 2. Gambar Rangkaian Simulasi 3. Video Simulasi 4. Prinsip Kerja Rangkaian 5. Link Download   1. Kondisi  [Kembali] Kondisi 6 Buatlah rangkaian seperti gambar percobaan 2.b, ubah gerbang logika menjadi gerbang logika NOR   2. Gambar Rangkaian Simulasi  [Kembali]   3. Video Simulasi  [Kembali]   4. Prinsip Kerja Rangkaian  [Kembali] Pada Percobaan 2b ini dua IC counter  74LS193   (U1 dan U4) bertindak sebagai dua counter 4-bit. Di depan input data terdapat dua gerbang   NOR   yang dipakai untuk mendeteksi kondisi tertentu dari saklar; gerbang NOR akan menghasilkan logika aktif ketika kombinasi inputnya adalah   00   — dengan kata lain ketika salah satu saklar SPDT berpindah dari   1   ke   0   kondisi deteksi terjadi dan sinyal keluaran NOR akan aktif untuk memicu proses berikutnya. Dalam konfigurasi percobaan ini...

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Kondisi 2. Gambar Rangkaian Simulasi 3. Video Simulasi 4. Prinsip Kerja Rangkaian 5. Link Download   1. Kondisi  [Kembali] Kondisi 5 Buatlah rangkaian seperti gambar percobaan 1 ubah besar sumber dengan 3 v   2. Gambar Rangkaian Simulasi  [Kembali] Percobaan 1 Percobaan 1A Percobaan 1B   3. Video Simulasi  [Kembali]   4. Prinsip Kerja Rangkaian  [Kembali] Percobaan 1A Pada percobaan ini digunakan IC 74LS90 dan IC 7493 sebagai counter. IC 74LS90 merupakan decade counter (modulus-10) yang terdiri dari dua bagian, yaitu counter mod-2 dengan clock pada pin CKA yang menghasilkan keluaran Q0, serta counter mod-5 dengan clock pada pin CKB yang menghasilkan keluaran Q1–Q3. Pin R0(1) dan R0(2) digunakan untuk mereset seluruh keluaran ke 0000, sedangkan pin R9(1) dan R9(2) berfungsi untuk mengatur counter ke kondisi 1001 (angka 9). Karena clock pertama hanya mengatur Q0, maka un...

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori 4. Percobaan Percobaan ... A. Tugas Pendahuluan 1 B. Tugas Pendahuluan 2 C. Laporan Akhir 1 D. Laporan Akhir 2 MODUL 3 Counter dan Shift Register 1. Tujuan [Kembali] Merangkai dan menguji operasi logika dari Counter Asyncron dan Counter Syncronous. Merangkai dan menguji aplikasi dari sebuah Counter. Merangkai dan menguji aplikasi dari sebuah Shift Register. 2. Alat dan Bahan [Kembali] Alat yang Digunakan Gambar 2.1 Module D’Lorenzo Gambar 2.2 DL2203S Module D’Lorenzo Gambar 2.2 Jumper 1.   Panel DL 2203C 2.   Panel DL 2203D 3.   Panel DL 2203S 4.   Jumper 3. Dasar Teori [Kembali] Counter   Counter  adalah  sebuah  rangkaian  sekuensial  yang  mengeluarkan  urutan statestate tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber ...